Para sa teknolohiyang packaging ng HPC chip, iminungkahi ng TSMC ang isang bagong state-of-the-art SoIC (SystemonIntegratedChips) 3D paper na teknolohiya ng packaging sa VLSI Technology and Circuits Symposium (2019SymposiaonVLSITechnologies & Circuits) noong Hunyo 2019; sa pamamagitan ng density ng mga nakamamang mga bumps, Pagbutihin ang pangkalahatang bilis ng operasyon sa pagitan ng CPU / GPU processor at ang memorya.
Sa pangkalahatan, inaasahang magpapatuloy itong palawakin sa pamamagitan ng teknolohiya ng packaging ng SoIC, at bilang isang bagong solusyon para sa advanced na packaging ng TSMC sa back-end ng InFO (Integrated Fan-out) at CoWoS (Chipon Waferon Substrate).
Ang 3D packaging ay matagumpay na nagpapabuti sa pagiging produktibo ng HPC na may vertical na pag-stack at pinaliit na mga pamamaraan ng dami
Dahil sa pagbagsak ng teknolohiya ng pag-unlad ng semiconductor at ang pag-urong ng laki ng sangkap, dapat isaalang-alang ng pagbuo ng HPC chip packaging ang dami na kinakailangan para sa pag-iimpake at pagpapabuti ng pagganap ng chip. Samakatuwid, ang hinaharap na trend ng pag-unlad ng teknolohiya ng packaging ng HPC chip ay karagdagan sa umiiral na uri ng fan-out. Bilang karagdagan sa package na antas ng wafer (FOWLP) at pakete ng 2.5D, ang pag-unlad ng mas mahirap na teknolohiya ng 3D packaging ay ang layunin.
Ang tinatawag na teknolohiya ng 3D packaging ay higit sa lahat upang mapabuti ang bilis ng computing at kakayahan ng HPC chip ng AI, sinusubukan na isama ang HBM na high-bandwidth memory at mga processor ng CPU / GPU / FPGA / NPU na may high-end na TSV (Siliary Perforation) na teknolohiya. Kasabay nito, ang dalawa ay patayo na nakasalansan upang mabawasan ang landas ng paghahatid ng bawat isa, pabilisin ang pagproseso at bilis ng operasyon, at pagbutihin ang kahusayan ng pagtatrabaho ng pangkalahatang HPC chip.
Ang TSMC at Intel ay aktibong nagpapakilala sa 3D packaging, na hahantong sa OEM packaging at pagsubok ng halaman upang mag-follow up
Ayon sa kasalukuyang teknolohiya ng 3D packaging, dahil ang processor at memorya sa chip ng HPC ay dapat na patayo na isinalansan, ang gastos sa pag-unlad ay mas mataas kaysa sa iba pang dalawang teknolohiya ng pakete (FOWLP, 2.5D package), at ang paghihirap sa proseso ay mas kumplikado . Ang natapos na ani ng produkto ay mababa.
Sa kasalukuyan, ang pinakabagong mga nagawa ng teknolohiya ng 3D packaging ay inihayag. Sa yugtong ito, bilang karagdagan sa semiconductor OEM na pinuno ng manufacturing, ang TSMC ay ang pinaka-aktibo. Inanunsyo nito na inaasahang ipakilala ang mga teknolohiya ng 3D packaging tulad ng SoIC at WoW (WaferonWafer) sa 2020, at IDM OEM Intel. Ipinapahiwatig din nito ang konsepto ng 3D packaging ng Foveros, na haharapin ang merkado ng packaging ng kasunod na mga processors at HPC chips sa ikalawang kalahati ng 2019.
Habang ang mga tagagawa ng semiconductor foundry at mga halaman ng IDM ay patuloy na namuhunan sa R & D na mapagkukunan para sa teknolohiya ng 3D packaging, hahantong din sila sa isa pang alon ng 3D packaging at pagsubok sa teknolohiya. Ito ay pinaniniwalaan na ang mga OEM packaging at pagsubok sa mga pabrika (tulad ng ASE, Amkor, atbp) ay susunahin din ang kanilang mga pagsisikap. Ang trend ng pag-unlad ng teknolohiyang ito ng 3D na pag-iimpake.